NEC公司旗下的两个部门通过集成高K技术和体偏置方案(body-biasing)，研制出面向移动设备的降低待机功耗的技术。研究小组在实验室获得据称是迄今最低的1.4pA(NFET)和0.3pA(PFET)静态泄露电流。
NEC研究人员瞄准超低功耗技术开发，欲减少系统级芯片器件的功耗至常规芯片的1/30，使电池使用时间比当前系统延长10倍。新技术适于65及45nm节点。
在180及130nm工艺，待机功耗与晶体管工作功率相比可忽略不计。在缩小的器件内，更低的电源电压可降低工作功耗，但由于泄露电流较高，待机功耗经常增加。而在在65nm时代，泄露功耗预计将超过工作功耗。
因此，对于诸如移动产品等低功率应用使用的低待机功率器件(LSTP)，抑制泄漏电流至关重要。国际半导体技术蓝图(ITRS)预测到更高介电常数(high-k)的材料2006年将用于LSTP的门绝缘。NEC演示了高K绝缘薄膜低泄漏，意图在2006年上市的65nm节点LSTP器件内实现此新开发的技术。
待机泄漏是三种因素造成的结果：源漏极之间的亚阈值泄漏、门泄漏和门引致的漏极泄漏(GIDL)。为了抑制待机泄漏，这三种因素都必须要考虑到。体偏置配置对于减少亚阈值泄漏很有效，但对减少门泄漏和GIDL无效。因此，当超过纳安-微安范围时，其有效性对相对大的待机电流泄漏无能为力。
NEC表示，其通道的工程设计可减少GIDL，并论证了体偏置电路的有效性。该公司表示，集成体偏置电路和高K薄膜的方案适于高性能服务器、网络、PC、消费电子设备，尤其是移动产品的LSTP器件。
NEC研究人员瞄准超低功耗技术开发，欲减少系统级芯片器件的功耗至常规芯片的1/30，使电池使用时间比当前系统延长10倍。新技术适于65及45nm节点。
在180及130nm工艺，待机功耗与晶体管工作功率相比可忽略不计。在缩小的器件内，更低的电源电压可降低工作功耗，但由于泄露电流较高，待机功耗经常增加。而在在65nm时代，泄露功耗预计将超过工作功耗。
因此，对于诸如移动产品等低功率应用使用的低待机功率器件(LSTP)，抑制泄漏电流至关重要。国际半导体技术蓝图(ITRS)预测到更高介电常数(high-k)的材料2006年将用于LSTP的门绝缘。NEC演示了高K绝缘薄膜低泄漏，意图在2006年上市的65nm节点LSTP器件内实现此新开发的技术。
待机泄漏是三种因素造成的结果：源漏极之间的亚阈值泄漏、门泄漏和门引致的漏极泄漏(GIDL)。为了抑制待机泄漏，这三种因素都必须要考虑到。体偏置配置对于减少亚阈值泄漏很有效，但对减少门泄漏和GIDL无效。因此，当超过纳安-微安范围时，其有效性对相对大的待机电流泄漏无能为力。
NEC表示，其通道的工程设计可减少GIDL，并论证了体偏置电路的有效性。该公司表示，集成体偏置电路和高K薄膜的方案适于高性能服务器、网络、PC、消费电子设备，尤其是移动产品的LSTP器件。
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本文链接：NEC超低功耗技术欲大幅延长电池使用时
http:www.cps800.com/news/2005-8/200586101341.html
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