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晶体管

作为集成电路的基本电子组件，晶体管的大小 40 多年来一直在缩减。在我们的90-nm CMOS 工艺中，我们面临着严峻挑战，需要制造门长度不足 40 nm的晶体管。要求我们实现最高级的光刻与蚀刻控制，以保证整个晶圆上数十亿之多的晶体管的特性保持一致。半导体行业中一批最佳的研发精英正在 TI 为此而努力工作。我们还将成功解决 65nm 工艺产生的新难题，正像我们已经解决了许多前代高性能工艺的缩放问题一样。除了工艺控制之外，新的材料也有助于推动先进的晶体管技术。与 1nm 或较低栅极氧化层 (gate oxide) 相当的情况下，我们需要新型高 K 电介质来代替传统的硅氧化层。基于铪的材料可实现栅极介质必需的热稳定性及可加工性，能够帮助我们制造新一代晶体管。深亚微米晶体管的电气特性带来了新的设计挑战，不仅对工艺研发如此，对系统级而言也是如此。为了实现低于 1 伏特的必需性能，我们必须解决薄连接与接合元件漏极 (race-source drain) 造成的问题。这些问题要求非常严格的工艺控制。小型晶体管静态电流越高，要求的系统专业技术也就越高。TI 开发的技术将 OMAP 无线架构产品与底层工艺紧密耦合，实现了最大的功率效率与最佳技术优化。我们的许多研发力量目前都集中在实施 90nm 节点技术上，但我们仍投入资源研究 65nm 节点乃至更先进技术节点的晶体管设计。目前看来，未来系列晶体管的物理特性似乎令人产生畏难情绪，但 TI 一直以来都是解决上几代工艺技术物理挑战的领先者之一，因而我们还将继续在推进未来 IC 技术发展方面发挥重要作用。例如，TI 与位于洛桑的瑞士联邦科技学院 (Swiss Federal Institute of Technology) 合作，介绍了一种使用单电子晶体管 (SET) 执行逻辑功能，并大幅降低未来半导体器件尺寸及功耗的一种可能的方法。SET 与标准 CMOS 晶体管相结合可能提供足够的增益与电流驱动，从而与单用 CMOS 相比最终能在更小的尺寸上执行逻辑功能。SET 可使用单电子代表逻辑状态，因此有可能在计算应用领域将业界引领向电子的理论极限。

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