Cadence设计系统公司近日宣布，已开创出具有平版印刷意识的设计流程，并定义了一个把分辨率增强技术(RET)和物理设计与验证相联系的界面。Cadence与Brion Technologies和Clear Shape Technologies合作开发了该流程，用以解决日益严峻的由光刻引发的良率问题和掩模设计挑战。
设计团队现在可以在设计、实现和制造（包括把自动化版图优化与设计阶段的高级可制造性模型结合）的整个流程中使用同样的模型。该Cadence®界面可用于Cadence Encounter® 数字IC设计平台，也可用于第三方开发的可制造性设计（DFM）技术。
“为达到我们开发出一个具有平版印刷意识的设计和实现流程以应对65纳米及以下工艺挑战的远景和计划， 我们定义了一个界面，把内部及外部平版印刷建模和验证技术与我们的设计和实现方案相联系，” Cadence全球副总裁Wei-Jin Dai说，“该设计流程是为设计前沿的65、45及32纳米制程和开发具有平版印刷意识的DFM流程的客户所准备的。”
Clear Shape开发了用于快速精确的系统性、全芯片、基于模型的制造性形状分析，来解决灾难性和参数变化问题的DFM技术。Brion Technologies充分利用其计算平版印刷技术，开发出精确、快速、全芯片光学邻近修正 (OPC) 和OPC验证解决方案。通过把两公司任一方的技术和包含使用新定义界面的Cadence Chip Optimizer 的Cadence Encounter®数字IC设计平台相结合，Cadence为客户提供了集成平版印刷建模、设计实现和版图优化的流程。该协作使集成器件制造商和无生产线半导体企业能识别并消除光刻热点、并在保持设计和电学意图的同时优化Manhattan和X设计以获得更好良率。
“在我们实现高级工艺流程时，我们看到平版印刷对设计的影响越来越严重，”NEC工艺技术部门Shuichi Inoue说，“作为Brion和Cadence的共同客户，我们很高兴看到这种合作，能带来具有平版印刷意识的设计流程，使掩模制作和制造阶段很好地关联起来。NEC电子将推动这种合作并提供需求和方向。”
“Cadence与Brion合作了数月以定义一个具平版印刷的设计流程，使我们共同的客户把signoff质量OPC与OPC验证和设计阶段版图优化相关联，” Brion Technologies营销与业务拓展高级副总裁Shauh-Teh Juang博士Shauh-Teh Juang说，“排名前15家的半导体制造商已有12家在使用Brion技术，用于OPC和OPC验证。此技术可以最小化成本高昂的良率问题的风险，我们看到了对这种流程的需求。”
“我们很高兴能与Cadence合作，” Clear Shape Technologies的首席执行官Atul Sharan说，“在90纳米以下工艺中，业界需要从基于理想的GDSII的设计转到真正的硅精确性设计。Clear Shape已开发出独特的技术，以一种OPC和RET工具未知的方式得到快速精确的硅预测。我们的目标是把分析和计算系统性差异的DFM解决方案带给设计者。把我们的技术与Cadence广泛使用的物理设计和验证平台相集合，为设计者提供了一个可在设计和制造间架起桥梁的插件式解决方案。
“新的具平版印刷意识的设计流程将允许ATI把可制造性与设计实现连接，为我们强大的DFM策略提供了的一个重要元素，”ATI公司工程部副总裁Greg Buchner说，“通过利用Cadence Chip Optimizer自动修正由Clear Shape的 InShape工具精确预测出的物理设计阶段中的热点，我们能够防止昂贵和费时的在出带后甚至在硅阶段检测光刻问题的反复。我们为这种合作所鼓舞，并希望看到更多公司的合作，以解决更广泛的业界难题。”
设计团队现在可以在设计、实现和制造（包括把自动化版图优化与设计阶段的高级可制造性模型结合）的整个流程中使用同样的模型。该Cadence®界面可用于Cadence Encounter® 数字IC设计平台，也可用于第三方开发的可制造性设计（DFM）技术。
“为达到我们开发出一个具有平版印刷意识的设计和实现流程以应对65纳米及以下工艺挑战的远景和计划， 我们定义了一个界面，把内部及外部平版印刷建模和验证技术与我们的设计和实现方案相联系，” Cadence全球副总裁Wei-Jin Dai说，“该设计流程是为设计前沿的65、45及32纳米制程和开发具有平版印刷意识的DFM流程的客户所准备的。”
Clear Shape开发了用于快速精确的系统性、全芯片、基于模型的制造性形状分析，来解决灾难性和参数变化问题的DFM技术。Brion Technologies充分利用其计算平版印刷技术，开发出精确、快速、全芯片光学邻近修正 (OPC) 和OPC验证解决方案。通过把两公司任一方的技术和包含使用新定义界面的Cadence Chip Optimizer 的Cadence Encounter®数字IC设计平台相结合，Cadence为客户提供了集成平版印刷建模、设计实现和版图优化的流程。该协作使集成器件制造商和无生产线半导体企业能识别并消除光刻热点、并在保持设计和电学意图的同时优化Manhattan和X设计以获得更好良率。
“在我们实现高级工艺流程时，我们看到平版印刷对设计的影响越来越严重，”NEC工艺技术部门Shuichi Inoue说，“作为Brion和Cadence的共同客户，我们很高兴看到这种合作，能带来具有平版印刷意识的设计流程，使掩模制作和制造阶段很好地关联起来。NEC电子将推动这种合作并提供需求和方向。”
“Cadence与Brion合作了数月以定义一个具平版印刷的设计流程，使我们共同的客户把signoff质量OPC与OPC验证和设计阶段版图优化相关联，” Brion Technologies营销与业务拓展高级副总裁Shauh-Teh Juang博士Shauh-Teh Juang说，“排名前15家的半导体制造商已有12家在使用Brion技术，用于OPC和OPC验证。此技术可以最小化成本高昂的良率问题的风险，我们看到了对这种流程的需求。”
“我们很高兴能与Cadence合作，” Clear Shape Technologies的首席执行官Atul Sharan说，“在90纳米以下工艺中，业界需要从基于理想的GDSII的设计转到真正的硅精确性设计。Clear Shape已开发出独特的技术，以一种OPC和RET工具未知的方式得到快速精确的硅预测。我们的目标是把分析和计算系统性差异的DFM解决方案带给设计者。把我们的技术与Cadence广泛使用的物理设计和验证平台相集合，为设计者提供了一个可在设计和制造间架起桥梁的插件式解决方案。
“新的具平版印刷意识的设计流程将允许ATI把可制造性与设计实现连接，为我们强大的DFM策略提供了的一个重要元素，”ATI公司工程部副总裁Greg Buchner说，“通过利用Cadence Chip Optimizer自动修正由Clear Shape的 InShape工具精确预测出的物理设计阶段中的热点，我们能够防止昂贵和费时的在出带后甚至在硅阶段检测光刻问题的反复。我们为这种合作所鼓舞，并希望看到更多公司的合作，以解决更广泛的业界难题。”
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编辑：NewsSource
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本文链接：Cadence新设计流程把良率问题风险
http:www.cps800.com/news/2006-10/200610311016.html
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文章标签： Cadence/Lithography
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