我要找:  
您的位置:电源在线首页>>行业资讯>>解决方案>>Silicon Labs Timing 产品核心技术介绍正文

Silicon Labs Timing 产品核心技术介绍

2010/6/30 13:41:34   电源在线网
分享到:

——王浪 应用工程师

    Silicon Labs ((芯科实验室有限公司,简称Silicon Labs)) TIMING 产品推出市场以来,因其优异的去抖性能、灵活的任意频点的配置、比竞争对手缩短一半的交货周期而获得广泛的应用。Silicon Labs 专利DSPLL技术作为每一款Silicon Labs TIMING 产品的核心,使Silicon Labs产品具有了超越竞争对手的优异性能。下面将详细介绍DSPLL 的原理和特点。

    1. DSPLL 的原理

    这项技术运用DPS 高速运算替代通常采用的分离器件搭建的锁相环滤波电路。由于不需要外接器件,单板的噪声对锁相环影响降低到最低。这项数字技术能够在温度,电压变化和外围MCU不同的情况下提供高度的稳定性和一致性。下图是DSPLL 一个简单功能框图。

    DSP运算处理 Phase Detector 的相差脉冲,产生一个数字频率控制字M 来调制一个数字控制的时钟DCO。数字分频器N1,N2,N3 都有很大的范围,这样可以是在一个输入频率下,产生近似任意频率的输出。具有DSPLL技术的窄环路带宽产品(Si5316, Si5319, Si5323, Si5326, Si5366, and Si5368) 提供超低的输出抖动和极强的抖动衰减性能。对于那些需要多路低抖动时钟频率转换的应用,宽环路带宽的产品(Si5322, Si5325, Si5365, and Si5367) 是一种很好的选择。

    2. DSPLL带来的优势

    (1)极低的输出抖动 0.3ps RMS 抖动。 

    (2)宽范围的输入频率和输出频率。

    输入频率:2KHz-710MHz 

    输出频率:2KHz-1.4GHz 

    由于数字分频器都有很大的范围,才能保证宽范围的输入和输出频率。在搭建复杂的时钟系统的时候,特别是作为一个时钟平台,应用在各种场合,只需要改变软件和pin的管脚配置就可以完成,而竞争对手的芯片,就需要改变芯片的型号,重新进行设计。

    (3) 可调的环路带宽。 60Hz-8.4KHz,采用DSP 技术来做PLL的低通滤波器,带来一个非常大的好处就是可以通过改变寄存器来调节环路带宽,适用于多种信号质量的环境。

    (4) 极低的相噪指标。 采用芯片内部集成滤波器,可以有效的降低来自单板的噪声干扰。

    (5) 集成度高,简化了锁相环的设计和布板

    传统的锁相环芯片,需要客户自己来设计低通的滤波器,还要做好低通滤波器的EMC 的防护措施,布板的时候也需要特别的注意。由于Silicon Labs PLL外围基本上没有什么器件,仅有一个作为reference 的时钟输入。芯片的设计有DSPLLsim软件完成配置,布板没有强制性要求。

    3. 基于DSPLL技术的XO和VCXO介绍

    (1)Silicon Labs XO和VCXO 的特点

    VCXO 和XO产品有任意定制频率的单路,双路,四路输出系列。输出频率范围10MHz-1.4GHz,可以任意定制。

    ——极低的输出抖动和PSRR:

  • 1
  • 2
  • 总2页
   免责声明:本文仅代表作者个人观点,与电源在线网无关。其原创性以及文中陈述文字和内容未经本站证实,对本文以及其中全部或者部分内容、文字的真实性、完整性、及时性本站不作任何保证或承诺,请读者仅作参考,并请自行核实相关内容。
  来源:世强电讯
本文链接:Silicon Labs Timing
http:www.cps800.com/news/2010-6/2010630134134.html
  投稿热线 0755-82905460    邮箱  :news@cps800.com
关于该条新闻资讯信息已有0条留言,我有如下留言:
请您注意:
·遵守中华人民共和国的各项有关法律法规
·承担一切因您的行为而导致的法律责任
·本网留言板管理人员有权删除其管辖的留言内容
·您在本网的留言内容,本网有权在网站内转载或引用
·参与本留言即表明您已经阅读并接受上述条款
用户名: 密码: 匿名留言   免费注册会员
关键字:
        
按时间:
关闭